שלום !
אני מודה לך על המלים החמות ושמח
שהספר הביא לך תועלת ועשה לך סדר
בדברים. זוהי תגובה שאני מקבל גם
מקוראים רבים נוספים.
לגבי השוואה בין שתי השפות, התשובה
מורכבת ואינה חד משמעית ותלוי גם את מי שואלים ומה משווים.
קודם כל חייבים להבהיר שאין כלל מלחמה
בין שתי השפות. ברוב כלי הפתוח יש תמיכה
זהה בשתי השפות. במלים אחרות אתה יכול
לסמלץ ב Modelsim ולסנטז ב Quartus
בשתי השפות במידה שווה ואפילו לכתוב
קודים באופן מעורבב !
מבחינה היסטורית שפת VHDL הייתה שפה יציבה יותר
וחזקה יותר והתאימה יותר לתיאור גבוה של פרוייקטים
גדולים ומורכבים. שפה זו צמחה כדרישה לתיאורי חמרה
עבור פרוייקטים צבאיים של משרד ההגנה האמריקאי.
שפת Verilog הייתה בשלביה הראשונים שפה פחות חזקה
והתאימה לתיאורים ברמה נמוכה יותר, אך היא עברה
במשך השנים שדרוגים רבים והוסיפו לה תוספות שונות
שהפכו אותה לשפה חזקה לא פחות מ –VHDL. השדרוג
האחרון של השפה כלומר - System-Verilog
נותן לשפה יכולות חשובות בנושא בדיקתיות שאינן
קיימת עדיין בשפת VHDL. הגרסה האחרונה של שפת VHDL
(2008) שיצאה לאחרונה ונהפכה לתקן, מכסה חלק מהפער
שנוצר עם System-Verilog ובהמשך
יופיע כנראה תקן נוסף שיבטל לגמרי את הפער הנ"ל.
אני מנחש שכמה שנים לאחר מכן לשפת Verilog תהיינה
תשובה כתוספות חדשות שיגרמו שוב לפער והפערים יצטמצמו כנראה
מחדש לאחר כמה שנים נוספות על ידי VHDL. זהו טבעו של
עולם תחרותי ואנחנו הלקוחות כמובן רק מרוויחים מכך.
האם היכולות המתקדמות ביותר בשפות הנ"ל הן קריטיות
עבור המשתמשים ? כנראה שלא ממש ! הרבה יותר הגיוני
לעבוד עם השפה שאותה מכירים היטב או בשפה שבה
משתמשת החברה שבה אנו עובדים מאשר להחליף שפה בגלל שיש
בה כמה מאפיינים חדשים שלא בטוח כלל אם נעשה בהם שימוש
כל שהוא.
באיזו שפה משתמשים כיום יותר ? קשה בדיוק לדעת.
למרות שכיום עושים buzz מ –System-Verilog,
בארץ כנראה משתמשים יותר בשפת VHDL בכל המקומות
שבהם משתמשים ברכיבים מתוכנתים. בחברות שמתכננות
רכיבים (ציפים) כנראה נפוץ יותר להשתמש ב –Verilog.
שמעתי שכאשר משווים בעולם את מספר רשיונות התכנה
שפת VHDL כנראה מנצחת וכאשר משווים את כמות
הכסף המושקעת בכלי תכנה כנראה שפת Veilog מנצחת.
אולי זה מכיוון שיותר משתמשים ב –verilog בסביבות
פתוח של ציפים (ולא ברכיבים מתוכנתים) והכלים שם יקרים
הרבה יותר.
מה קורה באקדמיה ובחינוך ? כאן ללא ספק VHDL יותר נפוץ.
קיימות לכך כנראה כמה סיבות. ראשית שפת VHDL היא שפה
"חינוכית" יותר מכיוון שהיא מאלצת את מי שמשתמש
בה לעבוד באופן מסודר יותר. סיבה אפשרית נוספת היא
שקל יותר למי שלמד קודם VHDL לעבור לשפת verilog
מאשר בכיוון ההפוך. סיבה אפשרית נוספת היא ריבוי הספרות
בנושא VHDL יחסית ל –Verilog. גם באינטרנט יש יותר
מידע על VHDL מאשר verilog. (נסה למשל לבצע חיפוש על
שתי המלים VHDL ו Verilog והשווה את מספר התוצאות).
לבסוף מה אני מציע לך ?
כדאי ללמוד גם Verilog (זה טוב לקורות החיים).
תנסה לחפש ב –Verilog צורות כתיבה
שדומות לשפת VHDL
למשל @alwayys() זה דומה
ל process בשפת VHDL. יש הרבה
דברים דומים נוספים.
גם חלק מכללי הכתיבה לסינתזה הם כללים דומים.
אני בטוח שאתה תראה שהידע שלך בשפת VHDL מאוד מאוד
יעזור לך ויקל עליך ללמוד Verilog. לגבי ספר לימוד מומלץ,
אין לי עדיין שם מוממלץ בשבילך ואנסה לברר בהמשך.
יכול להיות שבעתיד אכתוב בעצמי ספר בנושא זה, אך בינתיים
אני לא רואה שיש כלל דרישה לכך וכפי שאולי אתה יודע כתיבת
ספרים בעברית היא בהחלט אינה משהו רווחי (וזאת למרות שהספר
שלי בשפת VHDL הוא הנפוץ ביותר בארץ).
לבסוף אני מאחל לך הצלחה רבה בסיום לימודיך ומקווה שתמצא מקום
עבודה טוב.
ראשי
צ'אט
18-07-2009, 20:56
*
מצב כלאיים
